Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
http://dspace.wunu.edu.ua/handle/316497/17044
Повний запис метаданих
Поле DC | Значення | Мова |
---|---|---|
dc.contributor.author | Давлетова, Аліна Ярославівна | - |
dc.contributor.author | Davletova, Alina Yaroslavivna | - |
dc.contributor.author | Круліковський, Борис Борисович | - |
dc.contributor.author | Krulikovskyi, Borys Borysovych | - |
dc.contributor.author | Возна, Наталія Ярославівна | - |
dc.contributor.author | Vozna, Nataliia Yaroslavivna | - |
dc.contributor.author | Николайчук, Ярослав Миколайович | - |
dc.contributor.author | Nykolaichuk, Yaroslav Mykolaiovych | - |
dc.date.accessioned | 2017-03-18T09:10:27Z | - |
dc.date.available | 2017-03-18T09:10:27Z | - |
dc.date.issued | 2016 | - |
dc.identifier.citation | Пат. 109142 U Україна, МПК (2016.01) G06F 7/00. Однорозрядний суматор / А. Я. Давлетова, Б. Б. Круліковський, Н. Я. Возна, Я. М. Николайчук (Україна); заявник та патентовласник А. Я. Давлетова, Б. Б. Круліковський, Н. Я. Возна, Я. М. Николайчук. – № u201602165; заявл. 04.03.2016; опубл. 10.08.2016, бюл. № 15. | uk_UA |
dc.identifier.uri | http://dspace.tneu.edu.ua/handle/316497/17044 | - |
dc.description.abstract | Однорозрядний суматор, який містить першу і другу підгрупи логічних елементів, перший, третій і другий інформаційні входи однорозрядного суматора, які з'єднані з відповідними першими входами групи логічних елементів, вхід блокування результату однорозрядного суматора, який з'єднаний з відповідними другими входами першої і другої підгруп групи логічних елементів однорозрядного суматора, перший вихід суми та другий вихід переносу однорозрядного суматора, які відповідно з'єднані з виходами першої і другої груп логічних елементів однорозрядного суматора, який відрізняється тим, що вхід блокування результату однорозрядного суматора з’єднаний з входом першого логічного повторювача третьої підгрупи груп та входом другого логічного повторювача четвертої підгрупи групи логічних елементів І-НЕ, відповідні входи яких з'єднані з четвертим, п'ятим та шостим інверсними інформаційними входами однорозрядного суматора, виходи логічних елементів І-НЕ першої підгрупи з'єднані між собою та другим виходом переносу однорозрядного суматора, виходи другої підгрупи логічних елементів І-НЕ з'єднані між собою і першим виходом суми однорозрядного суматора, виходи третьої підгрупи логічних елементів І-НЕ з'єднані між собою, виходом першого логічного повторювача та третім інверсним виходом переносу однорозрядного суматора, а виходи четвертої підгрупи логічних елементів І-НЕ з'єднані між собою, виходом другого логічного повторювача і четвертим інверсним виходом суми однорозрядного суматора. | uk_UA |
dc.publisher | Державна служба інтелектуальної власності України | uk_UA |
dc.subject | обчислювальна техніка | uk_UA |
dc.subject | computational technique | uk_UA |
dc.subject | однорозрядний суматор | uk_UA |
dc.subject | single-digit adder | uk_UA |
dc.subject | логічні елементи | uk_UA |
dc.subject | logic elements | uk_UA |
dc.title | Однорозрядний суматор | uk_UA |
dc.title.alternative | Single-digit adder | uk_UA |
Розташовується у зібраннях: | Патенти |
Файли цього матеріалу:
Файл | Опис | Розмір | Формат | |
---|---|---|---|---|
Однорозрядний суматор.pdf | 272.4 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.