Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
http://dspace.wunu.edu.ua/handle/316497/25075
Повний запис метаданих
Поле DC | Значення | Мова |
---|---|---|
dc.contributor.author | Возна, Наталія Ярославівна | - |
dc.contributor.author | Vozna, Nataliia Yaroslavivna | - |
dc.contributor.author | Круліковський, Борис Борисович | - |
dc.contributor.author | Krulikovskyi, Borys Borysovych | - |
dc.contributor.author | Грига, Володимир Михайлович | - |
dc.contributor.author | Hryha, Volodymyr Mykhailovych | - |
dc.contributor.author | Давлетова, Аліна Ярославівна | - |
dc.contributor.author | Davletova, Alina Yaroslavivna | - |
dc.contributor.author | Николайчук, Ярослав Миколайович | - |
dc.contributor.author | Nykolaichuk, Yaroslav Mykolaiovych | - |
dc.date.accessioned | 2017-12-15T09:45:14Z | - |
dc.date.available | 2017-12-15T09:45:14Z | - |
dc.date.issued | 2017 | - |
dc.identifier.citation | Пат. 115751 U Україна, МПК G06F 7/501 (2006.01). Комбінаційний суматор / Н. Я. Возна, Б. Б. Круліковський, В. М. Грига, А. Я. Давлетова, Я. М. Николайчук (Україна); заявник та патентовласник Н. Я. Возна, Б. Б. Круліковський, В. М. Грига, А. Я. Давлетова, Я. М. Николайчук. – № a201701347; заявл. 13.02.2017; опубл. 11.12.2017, бюл. № 23. | uk_UA |
dc.identifier.uri | http://dspace.tneu.edu.ua/handle/316497/25075 | - |
dc.description.abstract | Комбінаційний суматор належить до засобів обчислювальної техніки і може бути використаний у якості компонента швидкодіючих арифметико-логічних пристроїв та процесорів опрацювання цифрових даних. Пристрій містить 2n-розрядну вхідну шину, на виході якої формуються прямі коди двох багаторозрядних двійкових чисел, які подаються на входи пірамідальної структури з вертикальними та горизонтальними інформаційними зв'язками між однорозрядними неповними двійковими суматорами, у старшому розряді якої містяться однорозрядні неповні суматори з інверсним виходом переносу, які з'єднані між собою та входом інвертора, вихід якого з'єднаний з n+1-им входом вихідної шини пристрою. Технічним результатом є розширення функціональних можливостей пристрою введенням 2n-розрядної вхідної шини та n+1-розрядної вихідної шини, зменшенням апаратної складності більш, ніж у 1,5 рази введенням швидкодіючих однорозрядиих неповних суматорів, які містять 3 логічні елементи та підвищенням швидкодії пристрою більш, ніж у 2 рази введенням однорозрядних неповних двійкових суматорів з затримкою сигналів на 1 мікротакт. | uk_UA |
dc.publisher | Міністерство економічного розвитку і торгівлі України | uk_UA |
dc.subject | обчислювальна техніка | uk_UA |
dc.subject | computational technique | uk_UA |
dc.subject | комбінаційний суматор | uk_UA |
dc.subject | combination adder | uk_UA |
dc.title | Комбінаційний суматор | uk_UA |
dc.title.alternative | Combination adder | uk_UA |
Розташовується у зібраннях: | Патенти |
Файли цього матеріалу:
Файл | Опис | Розмір | Формат | |
---|---|---|---|---|
Комбінаційний суматор.pdf | 241.71 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.