Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
http://dspace.wunu.edu.ua/handle/316497/29446Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Николайчук, Ярослав Миколайович | - |
| dc.contributor.author | Nykolaichuk, Yaroslav Mykolaiovych | - |
| dc.contributor.author | Грига, Володимир Михайлович | - |
| dc.contributor.author | Hryha, Volodymyr Mykhailovych | - |
| dc.contributor.author | Возна, Наталія Ярославівна | - |
| dc.contributor.author | Vozna, Nataliia Yaroslavivna | - |
| dc.contributor.author | Давлетова, Аліна Ярославівна | - |
| dc.contributor.author | Davletova, Alina Yaroslavivna | - |
| dc.date.accessioned | 2018-06-06T13:25:57Z | - |
| dc.date.available | 2018-06-06T13:25:57Z | - |
| dc.date.issued | 2018 | - |
| dc.identifier.citation | Пат. 124563 U Україна, МПК (2006) G06F 7/00. Повний однорозрядний суматор / Я. М. Николайчук, В. М. Грига, Н. Я. Возна, А. Я. Давлетова (Україна); заявник та патентовласник Я. М. Николайчук, В. М. Грига, Н. Я. Возна, А. Я. Давлетова. – № u201711720; заявл. 30.11.2017; опубл. 10.04.2018, бюл. № 7. | uk_UA |
| dc.identifier.uri | http://dspace.tneu.edu.ua/handle/316497/29446 | - |
| dc.description.abstract | Повний однорозрядний суматор, який містить перший вхід aj з'єднаний з першим входом логічного елемента І-НЕ та першим входом логічного елемента АБО, другий вхід однорозрядного суматора з'єднаний з другим входом логічного елемента АБО та другим входом логічного елемента І-НЕ, другий логічний елемент І-НЕ перший вхід якого з'єднаний з першим входом другого логічного елемента АБО, який відрізняється тим, що додатково містить третій логічний елемент І-НЕ, перший вхід якого додатково з'єднаний з першим входом першого логічного елемента АБО, другий вхід додатково з'єднаний з другим входом першого логічного елемента АБО, вихід якого додатково з'єднаний з виходом першого логічного елемента І-НЕ, вихід якого додатково з'єднаний з першим входом другого логічного елемента І-НЕ та входом додатково введеного першого логічного елемента НЕ, вихід якого з'єднаний з першим входом додатково введеного логічного елемента АБО-НЕ вихід якого додатково з'єднаний з виходом третього логічного елемента І-НЕ і є додатковим інверсним виходом, а другий вихід логічного елемента АБО-НЕ з'єднаний з додатково введеним інверсним входом переносу однорозрядного суматора та входом другого додатково введеного логічного елемента НЕ, вихід якого додатково з'єднаний з другим входом другого логічного елемента АБО та другим входом логічного елемента І-НЕ, вихід якого додатково з'єднаний з виходом другого логічного елемента АБО та є виходом суми Si однорозрядного суматора. | uk_UA |
| dc.publisher | Міністерство економічного розвитку і торгівлі України | uk_UA |
| dc.subject | обчислювальна техніка | uk_UA |
| dc.subject | computational technique | uk_UA |
| dc.subject | однорозрядний суматор | uk_UA |
| dc.subject | single-digit adder | uk_UA |
| dc.title | Повний однорозрядний суматор | uk_UA |
| dc.title.alternative | A full single-digit adder | uk_UA |
| Розташовується у зібраннях: | Патенти | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| Повний однорозрядний суматор.pdf | 339.69 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.