Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
http://dspace.wunu.edu.ua/handle/316497/44477Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Николайчук, Ярослав Миколайович | - |
| dc.contributor.author | Nykolaichuk, Yaroslav Mykolaiovych | - |
| dc.contributor.author | Возна, Наталя Ярославівна | - |
| dc.contributor.author | Vozna, Nataliia Yaroslavivna | - |
| dc.contributor.author | Грига, Володимир Михайлович | - |
| dc.contributor.author | Hryha, Volodymyr Mykhailovych | - |
| dc.contributor.author | Волинський, Орест Ігорович | - |
| dc.contributor.author | Volynskyi, Orest Ihorovych | - |
| dc.date.accessioned | 2022-02-10T10:16:06Z | - |
| dc.date.available | 2022-02-10T10:16:06Z | - |
| dc.date.issued | 2021 | - |
| dc.identifier.citation | Пат. 150331 U Україна, МПК G06F 7/501 (2006.01). Суматор з прискореним переносом / Я. М. Николайчук, Н. Я. Возна, В. М. Грига, О. І. Волинський (Україна); заявник та патентовласник Я. М. Николайчук, Н. Я. Возна, В. М. Грига, О. І. Волинський. – № u202104275; заявл. 21.07.2021; опубл. 02.02.2022, бюл. № 5. | uk_UA |
| dc.identifier.uri | http://dspace.wunu.edu.ua/handle/316497/44477 | - |
| dc.description.abstract | Суматор з прискореним переносом містить 2n-розрядну вхідну шину, (k=n/m) m-розрядних суматорів, перші прямі інформаційні входи яких з'єднано з відповідними прямими виходами вхідної шини. Перші інформаційні виходи m-розрядних суматорів з'єднано з відповідними входами вихідної шини. Вхід наскрізного переносу першого m-розрядного суматора з'єднаний з логічним входом. Інверсні виходи наскрізних переносів і-их m-розрядних суматорів, починаючи з 1-го по (k-1)-ий, з'єднані з входами наскрізних переносів відповідних (i+1)-их m-розрядних суматорів. Прямий вихід наскрізного переносу k-го m-розрядного суматора з'єднаний з n-им входом вихідної шини, яка є виходом пристрою. Додатково вхідна шина містить 2n-інверсних виходів, які з'єднано з відповідними другими інверсними інформаційними входами m-розрядних суматорів. Третій інверсний вхід наскрізного переносу першого m-розрядного суматора з'єднаний з логічною '1', а кожен m-розрядний суматор пристрою містить m-розрядний логічний модуль прискореного наскрізного переносу, інверсний вхід та вихід якого є відповідним входом та виходом наскрізного переносу кожного m-розрядного суматора. | uk_UA |
| dc.publisher | ДП «Український інститут інтелектуальної власності» | uk_UA |
| dc.subject | обчислювальна техніка | uk_UA |
| dc.subject | computational technique | uk_UA |
| dc.subject | суматор | uk_UA |
| dc.subject | adder | uk_UA |
| dc.title | Суматор з прискореним переносом | uk_UA |
| dc.title.alternative | The adder with an accelerated transfer | uk_UA |
| Розташовується у зібраннях: | Патенти | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| Николайчук 150331.pdf | 1.66 MB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.