Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
https://dspace.wunu.edu.ua/handle/316497/55026Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Николайчук, Ярослав Миколайович | - |
| dc.contributor.author | Nykolaichuk, Yaroslav Mykolaiovych | - |
| dc.contributor.author | Грига, Володимир Михайлович | - |
| dc.contributor.author | Hryha, Volodymyr Mykhailovych | - |
| dc.contributor.author | Якименко, Ігор Зіновійович | - |
| dc.contributor.author | Yakymenko, Ihor Zinoviiovych | - |
| dc.contributor.author | Грига, Людмила Петрівна | - |
| dc.contributor.author | Hryha, Liudmyla Petrivna | - |
| dc.date.accessioned | 2025-07-21T11:13:27Z | - |
| dc.date.available | 2025-07-21T11:13:27Z | - |
| dc.date.issued | 2025 | - |
| dc.identifier.citation | Пат. 159225 U Україна, МПК G06F7/00. Накопичуючий синхронізований двійковий суматор / Я. М. Николайчук, В. М. Грига, І. З. Грига, Л. П. Грига (Україна); заявник та патентовласник Я. М. Николайчук, В. М. Грига, І. З. Грига, Л. П. Грига. – № u202404320; заявл. 03.09.2024; опубл. 07.05.2025, бюл. № 19. | uk_UA |
| dc.identifier.uri | https://dspace.wunu.edu.ua/handle/316497/55026 | - |
| dc.description.abstract | Накопичуючий синхронізований двійковий суматор містить перший інформаційний вхід пристрою (aі), який з'єднаний з першим входом першого логічного елемента "Виключне І" та першим входом першого логічного елемента "І-НІ". Другий інформаційний вхід першого логічного елемента "Виключне І" з'єднаний з другим входом першого логічного елемента "І-НІ", вихід першого логічного елемента "Виключне І" з'єднаний з першим входом другого логічного елемента "І-НІ" та першим входом другого логічного елемента "Виключне І", вихід якого з'єднаний з D-входом другого D-тригера. Другий інформаційний вхід наскрізного переносу пристрою (Cіn) з'єднаний з другим входом другого логічного елемента "Виключне І" та другим входом другого логічного елемента "I-НІ", вихід якого з'єднаний з виходом першого логічного елемента "І-НІ" та D-входом першого D-тригера, інверсний вихід якого є виходом наскрізного переносу пристрою (Cout). Третій інформаційний вхід пристрою (Sx) з'єднаний з С-входами синхронізації першого та другого D-тригерів. Четвертий інформаційний вхід пристрою (R0) з'єднаний з R-входами першого та другого D-тригера, прямий вихід якого з'єднаний з другим виходом пристрою (NSi). Крім цього, додатково вихід другого логічного елемента "Виключне І" з'єднаний з другим входом першого логічного елемента "Виключне І". | uk_UA |
| dc.publisher | ДО "Український національний офіс інтелектуальної власності та інновацій” | uk_UA |
| dc.subject | засоби обчислювальної техніки | uk_UA |
| dc.subject | means of computer technology | uk_UA |
| dc.subject | синхронізований двійковий суматор | uk_UA |
| dc.subject | synchronized binary adder | uk_UA |
| dc.title | Накопичуючий синхронізований двійковий суматор | uk_UA |
| dc.title.alternative | Accumulative synchronized binary adder | uk_UA |
| Розташовується у зібраннях: | Патенти | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| 159225.pdf | 300.23 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.