Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал: https://dspace.wunu.edu.ua/handle/316497/54972
Повний запис метаданих
Поле DCЗначенняМова
dc.contributor.authorГрига, Володимир Михайлович-
dc.contributor.authorGryga, Volodymyr Mykhailovych-
dc.contributor.authorНиколайчук, Ярослав Миколайович-
dc.contributor.authorNykolaichuk, Yaroslav Mykolaiovych-
dc.contributor.authorНиколайчук, Любов Михайлівна-
dc.contributor.authorNykolaichuk, Liubov Mykhailivna-
dc.contributor.authorГрига, Людмила Петрівна-
dc.contributor.authorGryga, Lyudmyla Petrivna-
dc.date.accessioned2025-07-17T08:30:34Z-
dc.date.available2025-07-17T08:30:34Z-
dc.date.issued2023-
dc.identifier.citationПат. 154623 U Україна, МПК G06F7/00. Комірка півсуматора / В. М. Грига, Я. М. Николайчук, Л. М. Николайчук, Л. П. Грига (Україна); заявник та патентовласник В. М. Грига, Я. М. Николайчук, Л. М. Николайчук, Л. П. Грига. – № u202300489; заявл. 10.02.2023; опубл. 29.11.2023, бюл. № 48.uk_UA
dc.identifier.urihttps://dspace.wunu.edu.ua/handle/316497/54972-
dc.description.abstractКомірка півсуматора містить перший логічний елемент "І", перший вхід якого з'єднаний з входом комутації (bj, bj| ), другий вхід з'єднаний з прямим другим інформаційним входо-виходом пристрою (а1і, а1і), вихід першого логічного елемента "І" з'єднаний з першим інформаційним входом повного однорозрядного двійкового суматора (SM), другий вхід якого з'єднаний з другим прямим інформаційним входом пристрою (S), третій вхід пристрою з'єднаний з входом наскрізного переносу суматора (Сіn), другий вихід суматора з'єднаний з виходом наскрізного переносу (Cout), а третій вихід суматора з'єднаний з виходом суми пристрою (Si). Повний однорозрядний суматор (SM) додатково містить: перший інформаційний вхід (аі), додатково з'єднаний з виходом першого логічного елемента "І", першим входом першого логічного елемента І-НІ, першим входом першого логічного елемента АБО та першим входом другого логічного елемента "І". Другий вхід (bі) однорозрядного повного суматора (SM) додатково з'єднаний з інформаційним входом пристрою (S), другим входом першого логічного елемента І-НІ, другим входом другого логічного елемента "І" та другим входом першого логічного елемента АБО, вихід якого з'єднаний з першим входом третього логічного елемента "І", виходом першого логічного елемента І-НІ, першим входом другого логічного елемента І-НІ та другим входом другого логічного елемента АБО, вихід якого з'єднаний з виходом другого логічного елемента І-НІ та першим виходом суми пристрою (Sі). Третій вхід однорозрядного суматора (SM) додатково з'єднаний з другим входом другого логічного елемента І-НІ, другим входом другого логічного елемента АБО та другим входом другого логічного елемента "І", вихід якого з'єднаний з першим входом третього логічного елемента АБО, другий вхід якого з'єднаний з виходом другого логічного елемента "І", а вихід з'єднаний з виходом наскрізного переносу пристрою (Cout).uk_UA
dc.publisherДО "Український національний офіс інтелектуальної власності та інновацій"uk_UA
dc.subjectзасоби обчислювальної технікиuk_UA
dc.subjectmeans of computer technologyuk_UA
dc.subjectкомірка півсуматораuk_UA
dc.subjecthalf-adder celluk_UA
dc.titleКомірка півсуматораuk_UA
dc.title.alternativeHalf-adder celluk_UA
Розташовується у зібраннях:Патенти

Файли цього матеріалу:
Файл Опис РозмірФормат 
154623.PDF233.29 kBAdobe PDFПереглянути/Відкрити


Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.