Синхронізований матричний перемножувач

Abstract

Синхронізований матричний перемножувач двійкових кодів містить першу n-розрядну вхідну інформаційну шину (хn-1,…,xі,…,х0), другу n-розрядну вхідну інформаційну шину (уn,…,yі+1,…,y1), вихідну інформаційну шину, багаторозрядні регістри пам'яті на тригерах та багаторозрядні суматори, які з'єднані між собою відповідним чином. Додатково містить синхронізатор, перший вихід (R0) якого з'єднаний з першими входами додатково введених логічних елементів "І-НІ" та першими інверсними входами логічних елементів "АБО". Другі входи логічних елементів "І-НІ" з'єднані з (Хi)-ми виходами першої вхідної шини, виходи логічних елементів "І-НІ" з'єднані з S-входами тригерів і-их розрядів регістрів пам'яті та суматорів. Треті входи логічних елементів "І-НІ" з'єднані з відповідними виходами другої інформаційної шини (Yi+1, Yi) та другими входами логічних елементів "АБО", виходи яких з'єднані з R-входами і-их тригерів регістрів пам'яті та суматорів. Додатково прямі виходи бінарно-двійкових кодів (ṠiĊi) перших двох молодших розрядів регістрів пам'яті та суматорів з'єднані з D-входами відповідних тригерів вихідного регістра пам'яті, С-входи синхронізації тригерів регістрів пам'яті та суматорів з'єднані з другим виходом синхронізатора (Sx). Кожні наступні два бінарно-двійкові виходи синхронізатора (ṠiĊi) додатково з'єднані з відповідними першими та другими входами синхронізованих мультиплексорів, наступні виходи мультиплексорів з'єднані з інформаційними входами відповідних розрядів суматорів, додатково кожні наступні два бінарно-двійкові виходи суматорів з'єднані з відповідними входами відповідних черезрівневих синхронізованих мультиплексорів. Виходи кінцевого суматора з'єднані з D-входами відповідних старших розрядів тригерів вихідного регістра пам'яті, виходи якого з'єднані з 4n-розрядною вихідною шиною пристрою, а треті входи вихідного регістра пам'яті з'єднані з виходом синхронізатора S0.