Накопичуючий синхронізований двійковий суматор

Abstract

Накопичуючий синхронізований двійковий суматор містить перший інформаційний вхід пристрою (aі), який з'єднаний з першим входом першого логічного елемента "Виключне І" та першим входом першого логічного елемента "І-НІ". Другий інформаційний вхід першого логічного елемента "Виключне І" з'єднаний з другим входом першого логічного елемента "І-НІ", вихід першого логічного елемента "Виключне І" з'єднаний з першим входом другого логічного елемента "І-НІ" та першим входом другого логічного елемента "Виключне І", вихід якого з'єднаний з D-входом другого D-тригера. Другий інформаційний вхід наскрізного переносу пристрою (Cіn) з'єднаний з другим входом другого логічного елемента "Виключне І" та другим входом другого логічного елемента "I-НІ", вихід якого з'єднаний з виходом першого логічного елемента "І-НІ" та D-входом першого D-тригера, інверсний вихід якого є виходом наскрізного переносу пристрою (Cout). Третій інформаційний вхід пристрою (Sx) з'єднаний з С-входами синхронізації першого та другого D-тригерів. Четвертий інформаційний вхід пристрою (R0) з'єднаний з R-входами першого та другого D-тригера, прямий вихід якого з'єднаний з другим виходом пристрою (NSi). Крім цього, додатково вихід другого логічного елемента "Виключне І" з'єднаний з другим входом першого логічного елемента "Виключне І".