Накопичуючий двійковий суматор
| dc.contributor.author | Николайчук, Ярослав Миколайович | |
| dc.contributor.author | Nykolaichuk, Yaroslav Mykolaiovych | |
| dc.contributor.author | Возна, Наталя Ярославівна | |
| dc.contributor.author | Vozna, Nataliia Yaroslavivna | |
| dc.contributor.author | Грига, Володимир Михайлович | |
| dc.contributor.author | Hryha, Volodymyr Mykhailovych | |
| dc.contributor.author | Пітух, Ігор Романович | |
| dc.contributor.author | Pitukh, Ihor Romanovych | |
| dc.contributor.author | Давлетова, Аліна Ярославівна | |
| dc.contributor.author | Davletova, Alina Yaroslavivna | |
| dc.contributor.author | Грига, Людмила Петрівна | |
| dc.contributor.author | Hryha, Lyudmula Petrivna | |
| dc.date.accessioned | 2022-02-10T10:22:42Z | |
| dc.date.available | 2022-02-10T10:22:42Z | |
| dc.date.issued | 2021 | |
| dc.description.abstract | Накопичуючий двійковий суматор містить (n+m)-розрядний накопичуючий суматор, n-молодших входів якого з'єднані з першими n-входами пристрою, виходи накопичуючого суматора з'єднані з відповідними входами паралельного регістра пам'яті, прямі виходи якого з'єднані з другими входами накопичуючого суматора і відповідними виходами пристрою, вхід синхронізації паралельного регістра пам'яті з'єднаний з першим входом синхронізації пристрою та С-входами всіх D-тригерів паралельного регістра пам'яті. Додатково в пристрій введені D-тригери регістра наскрізних переносів, С-входи яких додатково з'єднані з першою вхідною шиною синхронізації, R-входи додатково з'єднані між собою та R-входами тригерів паралельного регістра пам'яті і другою додатково введеною шиною пристрою. D-входи тригерів регістра наскрізних переносів молодших розрядів пристрою додатково з'єднані з інверсними виходами наскрізних переносів i-их однорозрядних двійкових суматорів. Інверсні виходи D-тригерів додатково з'єднані з прямими входами переносу (i+1)-их двійкових однорозрядних суматорів. Наймолодший та старші m-розряди накопичуючого суматора пристрою додатково містять неповні однорозрядні i-ті суматори, прямі виходи яких додатково з'єднані з D-входами тригерів (і+1)-их розрядів регістра наскрізних переносів пристрою. | uk_UA |
| dc.identifier.citation | Пат. 150332 U Україна, МПК G06F 7/575 (2006.01). Накопичуючий двійковий суматор / Я. М. Николайчук, Н. Я. Возна, В. М. Грига, І. Р. Пітух, А. Я. Давлетова, Л. П. Грига (Україна); заявник та патентовласник Я. М. Николайчук, Н. Я. Возна, В. М. Грига, І. Р. Пітух, А. Я. Давлетова, Л. П. Грига. – № u202104277; заявл. 21.07.2021; опубл. 02.02.2022, бюл. № 5. | uk_UA |
| dc.identifier.uri | http://dspace.wunu.edu.ua/handle/316497/44478 | |
| dc.publisher | ДП «Український інститут інтелектуальної власності» | uk_UA |
| dc.subject | обчислювальна техніка | uk_UA |
| dc.subject | computational technique | uk_UA |
| dc.subject | накопичуючий двійковий суматор | uk_UA |
| dc.subject | accumulating binary adder | uk_UA |
| dc.title | Накопичуючий двійковий суматор | uk_UA |
| dc.title.alternative | Accumulating binary adder | uk_UA |