Перемножувач потоків багаторозрядних даних

Abstract

Перемножувач потоків багаторозрядних даних містить перший регістр пам'яті на D-тригерах з прямими виходами, перші входи якого є вхідною шиною двійкових кодів перемножуваних чисел, другий вхід з'єднаний з другим входом пристрою, виходи з'єднані з відповідними прямими входами матриці однорозрядних повних двійкових суматорів, виходи якої з'єднані з відповідними першими входами другого регістра пам'яті, другий вхід якого з'єднаний з другим входом першого регістра пам'яті. Перемножувач одатково містить перший 2n-розрядний регістр зсуву на D-тригерах, перший вхід якого є першим входом пристрою, другий вхід якого є другим входом синхронізації пристрою, виходи якого додатково з'єднані з відповідними першими входами першого регістра пам'яті, виходи матриці перемноження додатково з'єднані з відповідними першими входами додатково введеного регістра пам'яті та зсуву, другий вхід якого з'єднаний з другим входом першого регістра пам'яті і другим входом пристрою, третій вхід з'єднаний з третім входом синхронізації пристрою, вихід регістра пам'яті та зсуву додатково з'єднаний з першим входом додатково введеного логічного елемента "Виключаюче АБО", другий вхід якого з'єднаний з додатково введеним четвертим входом пристрою а вихід є вихідним каналом пристрою.